بررسی تاثیر چند شیوه مختلف کدنویسیVHDL برعملکردFull adder وپیاده سازی مدارات مذکور روی FPGA
Publish Year: 1395
Type: Conference paper
Language: Persian
View: 599
This Paper With 6 Page And PDF Format Ready To Download
- Certificate
- I'm the author of the paper
Export:
Document National Code:
COMCONF04_331
Index date: 1 July 2017
بررسی تاثیر چند شیوه مختلف کدنویسیVHDL برعملکردFull adder وپیاده سازی مدارات مذکور روی FPGA abstract
دراین تحقیق خصوصیات adder Full با چهار شیوه کدنویسی در زبان VHDL مورد ارزیابی قرار گرفته ونتایج حاصله در زمینه میزان تاخیرمدار، توان مصرفی و فضای اشغال شده روی سطح چیپ به شرح ذیل میباشد.طیق گزارشات حاصل ازپیادهسازی جمعکننده مذکور در نرمافزار ISE تعریف کدهایی که به صورت موازی اجرا میشوند در افزایش سرعت (کاهش تاخیر) مدار، توان مصرفی و همچنین سطح استفاده شده موثر است، من جمله موارد بررسی شده تعریف کدها با استفاده از CASE, Process چون به صورت متوالی انجام میشود دارای تاخیر بیشتری میباشد، تعریف Component نیز تاخیر راکمی کاهش میدهد اما تعریف کدها در داخل Architecture واستفاده از دستورات موازی نظیر ,select With , Generate…For دارای کمترین تاخیر میباشد.
بررسی تاثیر چند شیوه مختلف کدنویسیVHDL برعملکردFull adder وپیاده سازی مدارات مذکور روی FPGA Keywords:
بررسی تاثیر چند شیوه مختلف کدنویسیVHDL برعملکردFull adder وپیاده سازی مدارات مذکور روی FPGA authors
پروین محمودی
دانشجوی کارشناسی ارشد دانشگاه آزاد اسلامی واحد بافت
پیمان کشاورزیان
هیات علمی دانشگاه آزاد اسلامی واحد کرمان
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :