طراحی مدار تمام جمع کننده توان پایین در ناحیه زیر آستانه با استفاده از تکنیک Powergating
Publish place: اولین همایش ملی فن آوری در مهندسی کاربردی
Publish Year: 1395
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 303
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
NCTAE01_115
تاریخ نمایه سازی: 11 مرداد 1396
Abstract:
مصرف توان استاتیک بعنوان یک عامل مهم در مدارات بشمار می رود،کاهش تکنولوژی از لحاظ طول کانال در مدارات VLSI موجب افزایش توان نشتی می شود، دراین مقاله از روش Powergating در طراحی مدار تمام جمع کننده در ناحیه زیر آستانه استفاده شده است. مدار جمع کننده پیشنهادی با تکنولوژی 180 نانومتر شبیه سازی گردیده است.نتایج شبیه سازی بهبود قابل ملاحظه ای از نظر توان مصرفی را نشان می دهد.
Keywords:
Authors
سیدعبدالرضا قاضی میرسعید
مدرس آموزشکده فنی و حرفه ای سما،دانشگاه آزاد اسلامی،واحد کرج،کرج،ایران
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :