طراحی یک ضرب کننده 16 بیتی Vedic با توان مصرفی پایین
Publish place: دومین کنفرانس ملی رویکردهای نو در مهندسی برق و کامپیوتر
Publish Year: 1395
Type: Conference paper
Language: Persian
View: 993
This Paper With 5 Page And PDF Format Ready To Download
- Certificate
- I'm the author of the paper
Export:
Document National Code:
NAECE02_010
Index date: 2 August 2017
طراحی یک ضرب کننده 16 بیتی Vedic با توان مصرفی پایین abstract
در این مقاله یک ضرب کننده 16 بیتی Vedic توان پایین بر روی FPGAسری Spartan6 پیاده سازی شده است. بوسیله ی تکنیک های PrecomputingوClock gating توان مصرفی ضرب کننده به میزان 14 درصد کاهش داده شده است. دراین روش ها با استفاده از کاهش فعالیت مدار توان تلفاتی کاهش داده شده است. با کاهش گذرهای صفر به یک توان تلفاتی دینامیک مدار به طور موثر کاهش میابد.این ضرب کننده توان پایین توسط نرم افزار ISE13.2 طراحی و شبیه سازی شده است.
طراحی یک ضرب کننده 16 بیتی Vedic با توان مصرفی پایین Keywords:
طراحی یک ضرب کننده 16 بیتی Vedic با توان مصرفی پایین authors
رضا قلی نژاد
دانشکده برق دانشگاه شهید بهشتی
علیرضا حسن زاده
دانشکده برق دانشگاه شهید بهشتی
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :