ارائه روشی نوین برای کاهش توان مصرفی در مدارهای VLSI
Publish place: The Second National Conference on Computer Electrical Engineering and Information Technology
Publish Year: 1387
Type: Conference paper
Language: Persian
View: 6,534
This Paper With 6 Page And PDF Format Ready To Download
- Certificate
- I'm the author of the paper
Export:
Document National Code:
CEIC02_064
Index date: 24 November 2008
ارائه روشی نوین برای کاهش توان مصرفی در مدارهای VLSI abstract
در سالهای اخیر با پیشرفت تکنولوژی و کوچک شدن ابعاد وسایل الکترونیکی و گسترش مخابرات سیار در جهان، طراحان مدارهای مجتمع بیشتر از قبل به دنبال راههائی جهت کاهش توان مصرفی و افزایش سرعت عملکرد مدارها بوده و در این زمینه نیز موفقیتهای بسیاری را کسب نموده اند. در این مقاله و در همین راستا و در جهت کاهش توان مصرفی مدارهای مجتمع ، دو روش پیشنهادی با بهره گیری از شبکه تاخیر سیگنال ورودی ارائه می شود که در این روشها، ترانزیستور نگهدار ، در ابتدای فاز ارزیابی در حالت خاموش قرار گرفته و در نتیجه موجب کاهش توان مصرفی مدار می شوند. روشهای پیشنهادی بر روی گیتهای NAND و NOR پیاده سازی و توسط نرم افزار Hspice شبیه سازی شده و با مدارهای مشابه طراحی شده با روشهای دیگر مقایسه گردیده است، که این شبیه سازیها، حاکی از کاهش قابل توجه توان مصرفی نسبت به روشهای دیگر است .
ارائه روشی نوین برای کاهش توان مصرفی در مدارهای VLSI Keywords:
ارائه روشی نوین برای کاهش توان مصرفی در مدارهای VLSI authors
محمدعلی سراجچی
عضو هیات علمی دانشگاه آزاد اسلامی سما واحد همدان
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :