طراحی آشکارساز فاز- فرکانس CMOS برای کاربردهای حلقه های قفل شونده فاز

این مقاله یک طراحی آشکارساز فاز-فرکانس اصلاح شده دینامیکی را معرفی می کند. مدار آشکارساز پیشنهادی با استفاده از تکنولوژی 0/18 میکرومترمنطق CMOS و با استفاده از نرم افزار ADS طراحی و شبیه سازی شده است و نتایج به دست آمده مورد تجزیه وتحلیل قرارگرفته است. به منظور کاهش ناحیه ی مرده، سیگنال مسیریاب داخلی در مدار موردنظر استفاده شده و برای گسترش آن، حلقه قفل شده فاز (PLL) طراحی شده است. باهدف کاهش مساحت ، مدار موردنظر با 16 ترانزیستور به وجود آمده است. این مدار با توان 40/8 پیکووات با 1/2 ولت برای تغذیه عمل می کند. نتایج شبیه سازی پیش طرح نشان می دهد که مدار موردنظر ناحیه ی مرده را حذف می کند. علاوه بر این، این مدار با سرعت بالا کار می کند و توان عملکرد را در فرکانس مرجع 50 مگاهرتز و در فرکانس بازخورد 4 گیگاهرتز کاهش داده است.

Keywords:

آشکارساز فاز و فرکانس (PFD) , حلقه قفل شده فاز (PLL) , ناحیه ی مرده , نوسان ساز کنترل شده با ولتاژ (VCO)