طراحی یک فلیپ فلاپ جدید با دولبه تحریک با جریان نشتی کم برای کاربردهای توان پایین

Publish Year: 1391
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 1,102

This Paper With 6 Page And PDF Format Ready To Download

  • Certificate
  • من نویسنده این مقاله هستم

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این Paper:

شناسه ملی سند علمی:

ISCEE15_243

تاریخ نمایه سازی: 3 آذر 1391

Abstract:

یک فلیپ فلاپ با جریان نشتی کم و توان پایین با دو لبه تحریک در این مقاله ارائه گردیده است . فلیپ فلاپ های توان پایین و پرسرعت در بسیاری ازکاربردها و مصارف مورد نیاز هستند. در فلیپ فلاپ های تحریک شونده با دو لبه پالس، تغییرات اطلاعات می توانند در هر دو لبه پالس ساعت انجام گیرد. بااستفاده از فلیپ فلاپ های تحریک شونده با دو لبه پالس ساعت، امکان کاهش فرکانس کار مدار و در نتیجه باعث کم شدن توان مصرفی می شود . با کوچک شدن ابعاد و کم شدن ولتاژ کار و ولتاژ آستانه ترانزیستورها در تکنولوژیCMOS مشکل نشتی جریان داریم که برای رفع این مشکل، این فلیپ فلاپ پیشنهاد گردیده است .در این تحقیق با مرور روش های کنترل جریان نشتی به منظور کاهش این مهم مناسب ترین روش پیشنهاد شده است. مدار در تکنولوژیμm0.35با نرم افزارHSPICE شبیه سازی شده است . جریان نشتی اندازه گیری شدهμa2.3و توان مصرفی مدارμw105 می باشد. فلیپ فلاپ پیشنهادیدارای تاخیری برابرns0.43 است و با منبع تغذیه 1.2 ولت کار می کند

Authors

اصغر شاهسوندی

مدرس دانشگاه جامع علمی کاربردی نیریز

حاتم محمدی کامروا

عضو هیئت علمی دانشگاه آزادفسا

مراجع و منابع این Paper:

لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :
  • [] S. Heo, K. Barr, M. Hampton, and K. Asanovic, ...
  • single threshold CMOS, " in Proc. ACM/IEEE Design Automation. ...
  • S. Heo, K. Barr, M. Hampton, and K. Asanovic, "Dynamic ...
  • A. Keshavarzi et al. Effectiveness of reverse body bias for ...
  • P. Gupta, A. B. Kahng, P. Sharma, and D. Sylvester, ...
  • N.Weste and D. Harris, CMOS VLSI Design. Reading, MA: Addison ...
  • MOSIS, Wafer Electrical Test Data and SPICE Model Parameters TSMC ...
  • W. m .chang and D .m .sachdev "A comparative analisis ...
  • H. Mahmoo di-Meimand and K. Roy" Dual-Edge Triggered Level Converting ...
  • Yu-Yin Sung and Robert , Chang, "A Novel Cmos Double ...
  • نمایش کامل مراجع