بهینه کردن مصرف توان وتاخیر در طراحی جمع کننده کامل با تکنیک جدید GDI
Publish place: The Second International Conference and the Third National Conference on the Application of New Technologies in Engineering Sciences
Publish Year: 1394
Type: Conference paper
Language: Persian
View: 731
This Paper With 12 Page And PDF Format Ready To Download
- Certificate
- I'm the author of the paper
Export:
Document National Code:
ITCC02_434
Index date: 11 September 2016
بهینه کردن مصرف توان وتاخیر در طراحی جمع کننده کامل با تکنیک جدید GDI abstract
در این مقاله طراحی و پیاده سازی جدیدی از یک سلول تمام جمع کننده با تکنیک GDI ارائه شده است. در این روش برای پیاده سازی توابع XOR و XNOR ساختار مداری جدیدی پیشنهاد شده که مشکلات از دست دادن ولتاژ آستانه و اتلاف توان استاتیک در خروجی را از بین می بد و مدار دارای سویینگ کامل در خروجی می باشد و در ادامه با قراردادن ترانزیستور SLEEP در ساختار سلول تمام جمع کننده توان کل مدار کاهش می یابد و با بهینه سازی اندازه W/L ترانزیستورها سرعت مدار افزایش و توان و تأخیر حداقل می شود و با توجه به نتایج شبیه سازی و مقایسه با طراحی های دیگر، مدار پیشنهادی دارای کمترین ترانزیستور، کاهش پیچیدگی و ضریب توان تأخیر انتشار PDP فوق العاده کمی برای با 2/8e-15j است و ولتاژ منبع در مقادیر مختلف از نظر توان مقایسه شده است. شبیه سازی مدارات در تکنولوژی 180 نانومتر CMOS و توسط نرم افزار HSPICE انجام شده است.
بهینه کردن مصرف توان وتاخیر در طراحی جمع کننده کامل با تکنیک جدید GDI Keywords:
بهینه کردن مصرف توان وتاخیر در طراحی جمع کننده کامل با تکنیک جدید GDI authors
محمدجعفر کارگر
دانشجوی کارشناسی ارشد دانشگاه آزاد اسلامی واحد فسا
سیدعلی امام قریشی
دانشگاه آزاد اسلامی واحد فسا
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :