بهینه سازی سرعت اجرای الگوریتم استاندارد رمزنگاری پیشرفته (AES) روی FPGA
Publish place: 5th National Conference on Defense Science and Engineering
Publish Year: 1398
Type: Conference paper
Language: Persian
View: 732
This Paper With 10 Page And PDF Format Ready To Download
- Certificate
- I'm the author of the paper
Export:
Document National Code:
ECDS05_056
Index date: 14 September 2019
بهینه سازی سرعت اجرای الگوریتم استاندارد رمزنگاری پیشرفته (AES) روی FPGA abstract
الگوریتم استاندارد رمزنگاری پیشرفته یکی از معروف ترین و رایج ترین الگوریتمهای رمزنگاری میباشد. این الگوریتم امکان پیاده سازی روی تراشه های میکروکنترلر و FPGA با مشخصات متنوع را داراست. همچنین اهداف پیادهسازی این الگوریتم، برطبق کاربرد و نیازمندی، متنوع است.روشهای مختلف پیاده سازی، براساس تبادلی میان توان مصرفی، فضای اشغال شده و سرعت عبور داده میباشد. در این مقاله طرحی ارائه شده است که سرعت عبور داده بسیار بالای 64.128Gbps روی FPGA مدل Virtex-7 (XC7VX330T-3FFG1157) از شرکت Xilinx به دست آمده است. نتایج خروجی پیادهسازی الگوریتم در نرم افزار ISE 14.7، ماکزیمم کلاک قابل حصول را 501Mhz نشان میدهد. ازآنجاکه منابع موجود در FPGA انتخابشده، بسیار زیاد است، با پیاده سازی موازی چندین الگوریتم AES روی یک تراشه، سرعتهای بالاتر نیز دست یافتنی میباشد.
بهینه سازی سرعت اجرای الگوریتم استاندارد رمزنگاری پیشرفته (AES) روی FPGA Keywords:
الگوریتم استاندارد رمزنگاری , الگوریتم AES , بهینه سازی سرعت اجرای الگوریتم رمزنگاری AES , رایندال سرعت بالا
بهینه سازی سرعت اجرای الگوریتم استاندارد رمزنگاری پیشرفته (AES) روی FPGA authors
مهدی رحمان پور
محقق مرکز تحقیقات صدر معاونت فاوا سپاه