کاهش سخت افزار و توان نویز کوانتیزه در مدولاتورهای دلتا-سیگمای دیجیتال و پیاده سازی توسط زبان توصیف سخت افزار VHDL
Publish place: Journal of Iranian Association of Electrical and Electronics Engineers، Vol: 16، Issue: 2
Publish Year: 1398
نوع سند: مقاله ژورنالی
زبان: Persian
View: 373
This Paper With 12 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
JR_JIAE-16-2_013
تاریخ نمایه سازی: 6 اسفند 1398
Abstract:
در این مقاله یک ساختار جدید برای مدولاتور دلتا-سیگمای دیجیتال پیشنهاد شده است، که علاوه بر کاهش سخت افزار مبتنی بر روش تودرتو، سطح توان نویز کوانتیزه خروجی و شاخک های موجود در آن نسبت به معماری های قبلی کاهش یافته است. به منظور کاهش تاخیر مدار، توان مصرفی و افزایش فرکانس بیشینه از جمع کننده های پایپلاین و پرش رقم نقلی استفاده شده است. شبیه سازی ساختار پیشنهادی نشان می دهد که نویز کوانتیزه dB 15 نسبت به معماری مرسوم کاهش می یابد. همچنین نتایج پیاده سازی دیجیتال کاهش 20 % سخت افزار، 15 % توان مصرفی و افزایش 3 برابری فرکانس کاری بیشینه را گزارش می دهد.
Keywords:
مدولاتور دلتا-سیگمای دیجیتال , معماری تودرتو , نویز کوانتیزه , شاخک , پایپلاین , جمع کننده ی پرش رقم نقلی , ترکیب کننده فرکانس کسری
Authors
مهدی تیزنوبیک
دانش آموخته کارشناسی ارشد- گروه برق - دانشکده مهندسی - دانشگاه شهید چمران اهواز - اهواز- ایران
ابراهیم فرشیدی
استاد گروه برق - دانشکده مهندسی - دانشگاه شهید چمران اهواز- اهواز- ایران