کاهش توان مصرفی در مدارهای CMOS با استفاده از تکنیکهای کاهش جریان نشتی و توان Glitch
Publish place: 10th Iranian Student Conference on Electrical Engineering
Publish Year: 1386
Type: Conference paper
Language: Persian
View: 2,706
This Paper With 8 Page And PDF Format Ready To Download
- Certificate
- I'm the author of the paper
Export:
Document National Code:
ISCEE10_025
Index date: 28 November 2011
کاهش توان مصرفی در مدارهای CMOS با استفاده از تکنیکهای کاهش جریان نشتی و توان Glitch abstract
در این مقاله روشی جدید برای کاهش توان مصرفی در مدارهای CMOSمعرفی م یشود. با استفاه از این تکنیک که MILP نامیده می شود، می توان بطور همزمان توان نشتی و توان مصرفی Glitch را در مدارهای CMOS کاهش داد. اشاره به این نکته ضروری است که با استفاده از این متد م یتوان برای هر تاخیر دلخواه ورودی و خروجی، هر دو مولفه ی توان را حداقل کرد. در روش MILP سعی م یشود که تعداد ترانزیستورهایی که دارای ولتاژ آستانه بیشتری هستند ماکزیمم مقدار ممکنه را پیدا کنند، چرا کهترانزیستورهایی که دارای ولتاژ آستانه بیشتری هستند، جریان نشتی کمتری دارا م یباشند. علاوه بر آن به منظور کاهش توان Glitch سعی م یشود که با استفاده از حداقل الما نهای تاخیر ممکنه اختلاف زمانی بین ورودیهای سریع گیت ها و ورودی های کند آنها را به حداقل مقدار ممکنه برسانند. مهمترین خصوصیت این روش آن است که مجموعه محدودیت هایی که در طراحی استفادهمی کند بطور خطی متناسب با تعداد گیت های مدار است، لذا امکان بررسی و بهینه سازی مدارهای بزرگ را فراهم می کند.
کاهش توان مصرفی در مدارهای CMOS با استفاده از تکنیکهای کاهش جریان نشتی و توان Glitch Keywords:
کاهش توان مصرفی در مدارهای CMOS با استفاده از تکنیکهای کاهش جریان نشتی و توان Glitch authors
سجاد پورقصاب شوشتری
آزمایشگاه طراحی مدارات مجتمع فشرده، دانشکده مهندسی برق و کامپیوتر، دانشگاه صنعتی جندی شاپور
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :