کاربرد الگوریتم ژنتیک برای بهینه سازی ابعاد ترانزیستورها در مدارهای مجتمع دیجیتال با توپولوژی DCVSL
Publish place: 13th Iranian Conference on Electric Engineering
Publish Year: 1384
نوع سند: مقاله کنفرانسی
زبان: Persian
View: 2,753
This Paper With 6 Page And PDF Format Ready To Download
- Certificate
- من نویسنده این مقاله هستم
این Paper در بخشهای موضوعی زیر دسته بندی شده است:
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEE13_001
تاریخ نمایه سازی: 27 آبان 1386
Abstract:
در این مقاله روش جدیدی برای انتخاب سایز بهینة ترانزیستورها درمدارهای مجتمع دیجیتال CMOS باتوپولوژی (Differential Cascode Voltage Switch Logic) DCVSL ارائه
می شود . این روش مبتنی برنتایج مدل سازی تاخیر گیتهای DCVSLو الگوریتم ژنتیک است و از آن در طراحی یک تمام جمع کننده DCVSL استفاده شده است . ابتدا سایز بهینه برای حصول کمترین تاخیر انتشار مدار محاسبه شده، سپس سایز بهینه نهایی با ملاحظه سرعت، انرژی و مساحت بدست آمده است . صحت نتایج با شبیه سازی ثابت شده است
Keywords:
Authors
مسعود معصومی
دانشجوی دوره دکترای الکترونیک شرکت صنایع مخابرات صا ایران صنعت مخابرا
ناصر معصومی
استادیار گروه مهندسی برق دانشکده برق وکامپیوتر دانشگاه تهران
محمدجواد قاسمی
کارشناس ارشد سخت افزار دانشکده برق و کامپیوتر دانشگاه تهران
مراجع و منابع این Paper:
لیست زیر مراجع و منابع استفاده شده در این Paper را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود Paper لینک شده اند :