ارائه ساختاری بهبودیافته برای یک تمام جمع کننده با استفاده از تکنیکNP-CMOS

افزایش تقاضا برای سیستم های قابل حمل، منجر به توجه ویژه صنعت الکترونیک به مصرف توان به عنوان معیاری مهم شده است. جمع کننده ها از عناصر مهم در بسیاری از سیستم های دیجیتال هستند. به همین سبب جمع کننده های گوناگون دیجیتال در عصر کنونی مطرح شده اند که هر یک دارای مزایا و معایب مشخصی هستند. در این مقاله، یک ساختار برای تمام جمع کننده های پویا ارائه شده است. این ساختار توسط تکنیک CMOS-NP و دومینو و اصول منطق پویا طراحی شده است. ساختار ارائه شده در عین حال که دارای مصرف توان قابل قبولی می باشد، سرعت عملکرد مناسبی نیز دارد. به منظور مقایسه، این مدار از بین منابع متعدد موجود در زمینه طراحی مدار های تمام جمع کننده، با توجه به تعداد مراجعات در مقاالت دیگر انتخاب شده و از نظر توان مصرفی، تاخیر و PDP با یکدیگر مقایسه شده اند. شبیه سازی مدارات موجود در این مقاله همگی در شرایط یکسان توسط نرم افزار HSPICE، با فناوری ۱۸۲ نانومتر صورت گرفته است. نتایج شبیه سازی، برتری جمع کننده های پیشنهادی را نسبت به دیگر مدل ها نشان می دهد.

Keywords:

تمام جمع کننده , PDP , منطق دومینو , منطق NP CMOS , منطق پویا